【喜报】湖南三安160亿元第三代半导体项目二期“苗头”已现；

　

  3.国产IP公司参与Chiplet竞赛角逐 芯耀辉正式加入UCle产业联盟；

  5.【芯事记-招标篇】湖南三安160亿元第三代半导体项目二期“苗头”已现；

  近日来，元禾璞华团队被投企业IPO捷报频传。继昨日帝奥微科创板IPO成功过会后，璞华团队投资的唯捷创芯也成功登陆科创板，意味着璞华生态圈又一家半导体企业成功登陆资本市场。

  值得提及的是，这两家公司均是璞华团队之前投资的企业，随着帝奥微过会、唯捷创芯上市，标志着璞华团队继澜起科技、安集科技、天准科技、芯朋微、思瑞浦、恒玄科技、晶晨股份、普冉股份、均普智能、强瑞技术等之后，再次迎来丰收期。

  据悉，唯捷创芯主要是做射频前端芯片的研发、设计和销售，是我国射频前端领域的先行者。历经“十年磨剑”，目前唯捷创芯射频前端芯片产品已覆盖2G-5G各通信频段，并通过自主研发形成了平衡式功率放大技术、改善线性度技术、芯片复用及可变编码技术等十项关键核心技术，同时作为项目承担单位参与多项国家级重大科研项目，在研发领域取得多项卓著成绩，受到广泛认可。

  目前，唯捷创芯的射频前端产品已大规模应用于小米、OPPO、vivo、荣耀等全球一线手机品牌的智能手机、可穿戴设备之中。根据CB Insights 发布的《中国芯片设计企业榜单2020》，唯捷创芯的4G射频功率放大器产品出货量位居国内厂商第一。

  基于对前沿技术和市场的前瞻性布局，唯捷创芯于我国5G商用元年（2019年）即推出5G PA模组，并于2020年实现大规模量产销售，在2021年实现5G相关这类的产品销售占比进一步快速提升。

  根据Yole Development的预测，射频前端行业在2026年全球将达到216.7亿美元的市场规模，发展前途广阔。基于多年的技术积累与行业沉淀，唯捷创芯的业务规模及业绩迅猛发展，2018年至2021年期间营业收入复合增长率超过200%，2021年营业收入超过35亿元。唯捷创芯业已成为中国射频领域的中坚力量，见证了我国移动通信技术从2G到5G的高速发展。

  而帝奥微作为国内模拟芯片行业的佼佼者，公司从始至终坚持“全产品业务线”的经营策略，实行信号链和电源管理芯片两条产品线协调并行发展，成功构筑起多元化产品优势。

  目前，帝奥微模拟芯片产品型号已达1200余款，2021年度销量已超10亿颗。其中USB2.0/3.1 元件、超低功耗及高精度运算放大器元件、LED照明半导体元件、高效率电源管理元件等多项产品均属于行业内前沿产品。

  全产品线策略也驱动公司业绩迅速增加，盈利能力大幅度提升。2019-2021年度，帝奥微实现营业收入分别为1.37亿元、2.48亿元、5.08亿元，近三年的年均复合增长率为92.74%；归属于母企业所有者的净利润分别为0.025亿元、0.4亿元和1.65亿元，近三年公司净利润实现大幅增长。

  依托于出色的模拟芯片设计与自主研发能力，帝奥微紧跟行业前沿技术发展的新趋势，不断在现有产品的基础上精益求精，将更丰富多元的产品应用于更广泛的下游市场，为客户的应用需求提供高性能的整体解决方案，这将会促进提升公司的综合竞争实力，助力公司成长踏上一个全新的台阶。

  行业周知，射频芯片、模拟芯片均为半导体领域的细分赛道，而这正是元禾璞华所着重关注的赛道之一。据集微网了解，璞华团队早在2018年之前便参与投资了唯捷创芯；而在2020年，帝奥微也获得团队的投资支持。

  作为国内专注于集成电路领域的投资管理公司，元禾璞华着重关注包括集成电路设计、设备、材料及新工艺技术、关键IP研发及技术服务、工具链开发、分销等在内的集成电路全产业链。

  截至目前，元禾璞华团队管理基金规模超100亿元，历史累计投资项目超百个，其投资阶段兼顾早期和成长期投资，也可以通过成熟期投资和并购整合，帮助国内平台型公司实现跨越式发展。目前已有数十家企业成功上市，2019年科创板开板以来已超过10家投资企业成功上市，包括恒玄科技、思瑞浦、芯朋微、澜起科技、安集科技、晶晨股份、普冉股份等企业。

  而华大九天、中科蓝讯、中微半导、德邦科技、江波龙、峰岹科技、纳芯微等也早已过会，离登陆长期资金市场已为期不远。继前述企业外，帝奥微过会、唯捷创芯上市，是元禾璞华团队投资半导体领域的又两家企业取得上市关键胜利，这不仅展现了其投资团队的精准判断、专业眼光，还充足表现了元禾璞华全力支持优秀公司发展壮大的初心与决心。

  精准又犀利的眼光让璞华团队得到了业界的肯定。2019年以来，元禾璞华已连续三年获得“中国半导体领域投资机构10强”、“中国IC风云榜年度最佳投资机构奖”、“中国IC风云榜年度杰出投资人奖”等奖项。

  自2012年至2020年，国内集成电路销售规模从2158.45亿元增长到8848亿元，年均复合增长率达19.29%。而在国产替代、产业政策推动的背景下，市场预期未来10年中国集成电路产业仍保持比较高的增长率，将成为未来十年资产配置的优质赛道。

  2022年3月，芯片制造商英特尔、台积电、三星联合日月光、AMD、ARM、高通、谷歌、微软、Meta(Facebook)等十家行业巨头共同推出了全新的通用芯片互联标准——UCle。

  几乎与此同时，中国IP和芯片定制及GPU赋能型领军企业芯动科技宣布率先推出国产自主研发物理层兼容UCIe标准的IP解决方案-Innolink™ Chiplet，这是国内首套跨工艺、跨封装的Chiplet连接解决方案，且已在先进工艺上量产验证成功！

  随着高性能计算、云服务、边缘端、企业应用、5G通信、人工智能、无人驾驶、移动电子设备等应用的快速地发展，算力、内存、存储和互连的需求呈现爆炸式增长。但同时，先进工艺芯片迭代也面临着开发难度大、生产所带来的成本高、良品率低的窘境，即先进制程工艺下芯片面临着性能与成本的矛盾，Chiplet技术在这一背景下得到快速发展。

  Chiplet技术的核心是多芯粒(Die to Die)互联，利用更短距离、更低功耗、更高密度的芯片裸die间连接方式，突破单晶片(monolithic)的性能和良率瓶颈，降低较大规模芯片的开发时间、成本和风险，实现异构复杂高性能SoC的集成，满足多种厂商的芯粒之间的互联需求，达到产品的最佳性能和长生命周期。

  近年，AMD、苹果和英伟达等国际巨头都发布了标志性的Chiplet旗舰产品，并在各个应用领域取得极大成功，进一步验证了Chiplet技术的可行性和发展前途，使得Chiplet互联这一核心技术日益受到市场追捧！

  此前，众多的芯片厂商都在推自己的互联标准，比如Marvell在推出模块化芯片架构时采用了Kandou总线接口；NVIDIA拥有用于GPU的高速互联NV Link方案；英特尔推出了EMIB (Embedded Die interconnect bridge)接口；台积电和Arm合作搞了LIPINCON协议；AMD也有Infinity Fabrie总线互联技术等等。芯动科技奋起直追紧随其后，2020年在国内率先推出自主研发的Innolink™ Chiplet标准并实现授权量产。

  Chiplet技术核心就是Die to Die互联，实现大带宽下的多芯片算力合并，形成多样化、多工艺的芯片组合。显然，如果各家芯片厂商都在推自己的标准，这将导致不同厂商的Chiplet之间的互联障碍，限制Chiplet的发展。因此，实现各个芯粒之间高速互联，需要芯片设计企业、EDA厂商、Foundry、封测厂商等上下游产业链协调配合、建立统一的接口标准，以此来实现Chiplet技术的量产应用并真正减少相关成本，加速整个Chiplet生态的发展。于是，UCIe标准应运而生。

  前不久，UCIe标准发布引起了业界高度关注与热议，因为这是由一条比较完整的产业链提出的开放的、可互操作性的标准，能有效解决当前先进工艺芯片产业上下游发展的难题，减少相关成本、提升性能。

  Universal Chiplet Interconnect Express (UCIe)® 是一个开放的、行业通用的Chiplet（芯粒）的高速互联标准，由英特尔、AMD、ARM、高通、三星、台积电、日月光、Google 、Meta、微软等十大行业巨头联合推出。它能轻松实现小芯片之间的封装级互连，具有高带宽、低延迟、低成本、低功耗等优点，能够很好的满足包括云端、边缘端、企业级、5G、汽车、高性能计算和移动电子设备等在内的整个计算领域，对算力、内存、存储和互连日渐增长的高需求。通俗来讲，UCIe是统一标准后的Chiplet，具有封装集成不同Die的能力，这些Die可以来自不同的晶圆厂，也可以是采用不一样的设计和封装方式。

  就在Ucle标准发布后两周，芯动科技就宣布推出首个国产自主研发物理层兼容UCIe标准的IP解决方案-Innolink™ Chiplet。芯动Chiplet架构师高专表示：芯动在Chiplet技术领域积累了大量的客户应用需求经验，并且和台积电、intel、三星、美光等业界领军企业有密切的技术沟通和合作探索，两年前就开始了Innolink™ 的研发工作，率先明确Innolink B/C基于DDR的技术路线年的Design Reuse全球会议上首次向业界公开Innolink A/B/C技术。

  得益于正确的技术方向和超前的布局规划，Innolink™ 的物理层与UCIe的标准保持一致，成为国内首发、世界领先的自主UCIe Chiplet解决方案。

  1.业界很多公司认为Chiplet跨工艺、跨封装的特性，会使其面临复杂的信号衰减路径，所以广泛使用SerDes差分技术以应对这一问题。芯动基于对Chiplet应用场景和技术趋势的深刻理解，以及在DDR技术领域的绝对领先，认为相较于SerDes路线，DDR技术更适合Chiplet互联和典型应用，而且不同封装场景要使用到不同的DDR技术方案。

  2.Chiplet(Die to Die) 在短距PCB、基板、Interposer上连接时，路径短、干扰少、信号完整性好，此时采用DDR技术路线在延时功耗和带宽密度上更具优势。在短距离PCB、 基板、Interposer平台上，DDR对比SerDes的优势如下：

  Chiplet的核心目标就是高密度和低功耗，DDR技术满足多芯粒互联的高密度、低功耗、低延迟等综合需求，可使多芯粒像单芯粒一样工作，单芯粒总线延展至多芯粒。因此，芯动考虑SerDes和DDR的技术特点，在Innolink-B/C 采用了DDR的方式实现，提供基于GDDR6/LPDDR5技术的高速、高密度、高带宽连接方案。

  3.标准封装使用MCM传统基板作为Chiplet互联的介质，具备成本便宜等特点，是对成本较为敏感的Chiplet应用场景首选；先进封装如Interposer，具备密度高、良品率低、成本高等特点，则是对价格不敏感的高性能应用场景首选。在UCIe定义正式对外发布前，Innolink-B/C就提前实现了这两种封装场景的应用，验证了其对未来市场发展的潜力和Chiplet技术趋势的准确判断。

  4.针对长距离PCB、线缆的Chiplet连接，Innolink-A提供基于SerDes差分信号的连接方案，以补偿长路径的信号衰减。

  5.总的来看，Innolink-A/B/C实现了跨工艺、跨封装的Chiplet量产方案，成为业界领先！围绕着Innolink™ Chiplet IP技术，芯动同时还提供封装设计、可靠性验证、信号完整性分析、DFT、热仿真、测试方案等整套解决方案！

  总结：芯动准确地把握了Chiplet技术方向，并前瞻性地完成设计验证，与后来推出的UCIe技术方向一致，为Innolink™ 兼容UCIe标准奠定基础，成为业界领先方案。

  这听起来像押中高考大题的故事，其实Innolink™背后的技术极为复杂，正因为芯动掌握了高速SerDes、GDDR6/6X、LPDDR5/DDR5、HBM3、基板和Interposer设计的具体方案、高速信号完整性分析、先进工艺封装、测试方法等等世界领先的核心技术，并且经过大量客户的真实需求落地和量产验证迭代。博观而约取，厚积而薄发，“押中题”无疑是是芯动技术团队长期投入和耕耘的成果!

  Innolink™ Chiplet是芯动先进IP之集大成者，代表着国内乃至世界领先水平，闻之不如见之，我们来盘点一下其内部实现的基础技术。

  看到这些赏心悦目的IP验证测试眼图，相信我们大家对Innolink™ Chiplet有了更加客观的认知。追本溯源，这些成果反映的另一问题也值得探讨，为什么芯动能在这么多先进的技术上取得如此耀眼的成绩？

  芯动科技的CEO敖海先生是技术出身，长期保持和一线研发工程一起讨论架构、改代码、调电路、定方案的习惯，从领导人至一线员工，全公司都秉承踏实进取、勇于创新、务实精进的作风。见微知著，芯动研发团队能持续攻克一个个技术难关、攀登一座座行业高峰也就不奇怪了。正因于此，芯动才能保持对市场的敏锐判断和技术发展的持续领先！

  敖海认为，现阶段先进工艺芯片技术快速地发展、高性能应用需求飞速增加，只有不畏挑战迎难而上、抢先占领技术高地，在Chiplet等先进IP技术上对标海外巨头，并在某些领域实现弯道超越，才能在市场上站稳脚跟，有效赋能国产半导体发展！

  首发先进IP技术具备很多优势，能够迅速赢得业界认可、第一时间导入客户的真实需求并设计验证、广泛获得Foundry和封测等上下游的全力支持。在市场应用成熟时，还可以让广大芯片客户用上量产验证的、可靠安全的IP，从而根据新的升级方向迅速实现技术迭代，逐步推动业务增长。一步领先、步步领先，从IP切入是极具实际意义的。

  第一个吃螃蟹的人，先进道路的开拓者，总要付出加倍的努力。在很多大的技术节点上并没摸石头过河的说法，要一直的摸索尝试。通俗点讲就是一个个坑踩个遍，踩结实了，路就平了。

  一个先进IP，从数字到模拟、后端到工艺、流片到封测，每个环节都要资深的技术人员，芯动经过16年的积累，打造一支技术过硬的队伍，后来居上，面对国外厂商的先发优势毫不退让，用实力赢得全球客户认可。

  先进工艺的IP流片验证成本很高昂，设计工时、FinFet工艺MPW或者流片费用、封测等累加，每次验证的费用轻轻松松破百万美元。

  某种意义上，芯动在先进IP领域获得的优势和业界认可，以及6大合作晶圆厂在工艺、流片成本、产能上给予的巨大帮助，都是做先进工艺IP的好处。

  有和没有先进IP区别是很大的，有先进IP能够使市场更理性，同时满足国产高端芯片自主可控、技术迭代的迫切需求！

  芯动的先进IP技术，一方面引领行业技术的创新，塑造半导体企业的全球化长远发展视野，另一方面填补国内高性能芯片的应用空白，助力国内高端芯片发展。

  芯动16年来重兵投入全球先进工艺、专注国产自主IP研发，在高性能计算平台、多媒体终端&汽车电子平台、IoT物联网平台等应用领域打造了核心优势，超过200次的流片记录、逾60亿颗授权量产芯片、10亿颗以上高端定制SoC量产，默默耕耘、脚踏实地，为赋能高端芯片做出重要贡献！

  3.国产IP公司参与Chiplet竞赛角逐 芯耀辉正式加入UCle产业联盟；

  UCIe产业联盟由日月光、AMD、Arm、Google Cloud、英特尔、Meta、微软、高通、三星和台积电十家企业于今年3月共同成立。联盟成员将携手推动Chiplet接口规范的标准化，并已推出UCIe 1.0版本规范。UCIe是一种开放的Chiplet互连规范，它定义了封装内Chiplet之间的互连，以实现Chiplet在封装级别的普遍互连和开放的Chiplet生态系统。

  UCIe联盟的成立是全球半导体行业的大事，而中国大陆的产业链也正热情参加，芯耀辉便是中国大陆首批加入该组织的国产IP领先企业之一。

  据悉，芯耀辉将与UCIe产业联盟全世界内其他成员共同致力于UCIe 1.0版本规范和下一代UCIe技术标准的研究与应用，结合自己完整的先进高速接口IP产品的优势，为推动中国半导体产业先进工艺、先进的技术的发展及应用做出积极贡献。

  近年来，随着摩尔定律的放缓，更多延续摩尔的技术被研发出来，Chiplet就是扩展摩尔发展的主要技术，也正因此，Chiplet也已成为当今大厂主导的新竞赛。根据Omdia数据预测，Chiplet市场规模到2024年将达到58亿美元，2035年则将超过570亿美元。这也代表着Chiplet的未来市场发展的潜力无比广阔。

  然而，有必要注意一下的是，Chiple技术的关键之一即是接口IP技术。据了解，Chiplet需要接口IP也称为高速D2D（die-to-die）连接，串行模式如56G/112G SerDes，并行的连接如HBI和HBM。因此，Chiplet的发展也将给予IP厂商巨大的机会。

  事实上，芯耀辉在芯片IP方面的规划不仅是解决国产从无到有的问题，而是着眼于IP发展超越摩尔。据了解，芯耀辉一直积极投入及研究Chiplet技术以解决后摩尔时代对芯片新型架构的挑战及国产化落地，推动国内芯片设计和应用在Chiplet领域方向的进一步拓展。同时，芯耀辉紧跟Chiplet上的国际先进的技术和先进应用，热情参加全球通用芯片互联标准的制定与推进，结合中国市场应用特点，推动中国产业高质量发展的技术储备和应用，为Chiplet芯片国产化和产业应用奠定坚实的基础。

  可以预期，芯耀辉加入UCIe产业联盟，将逐渐增强芯耀辉在国产先进工艺完整的接口IP解决方案，参与UCle协议的制定，推进与国际大厂兼容且匹配国产定制需求的Chiplet接口IP解决方案，为后摩尔时代中国IP核心技术和产业应用贡献力量。

  近日，北京大学信息科学技术学院高密度金属刻蚀机招标采购项目中标结果公布。

  中标供应商为北京北方华创微电子装备有限公司，货物为1套高密度金属刻蚀机，中标金额347万元。（校对/小北）

  5.【芯事记-招标篇】湖南三安160亿元第三代半导体项目二期“苗头”已现；

  第三半导体俨然已成为湖南“芯版图”的重要布局之一，而其中碳化硅更是重点聚焦产业之一。

  对于湖南而言，三安半导体160亿元碳化硅项目拥有重要的产业高质量发展带动作用。在2022年省重点建设项目名单中，三安半导体项目作为电子信息类项目上榜。

  2022年湖南省政府工作报告重点指出，聚焦产业高质量发展，深入开展产业项目建设年活动，重点抓好十大产业项目，包括三安半导体二期、中车时代功率半导体核心元器件、长远锂电池正极材料、正威铜基新材料等。

  据长沙晚报最新报道，三安半导体产业项目的基本的产品已向500家客户发送样品，通过验证的客户超300家。目前，三安半导体正在规划项目二期建设。

  招标网平台3月消息显示，湖南三安半导体项目（二期）A1#、A2#、A5#、A6#栋公开选取建设工程施工图设计文件审查机构，项目规模为612657万元。

  公开消息显示，湖南三安半导体项目投资160亿元，分两期建设，项目一期主要包含碳化硅长晶、衬底、外延、芯片、器件封装等厂房及相关配套设施建设，项目全面建成投产后将形成两条并行的碳化硅研发、生产全产业链产线，产品为高质量、低成本、高稳定性碳化硅衬底及各类器件，可大范围的使用在新能源汽车、高铁机车、航空航天和无线日，湖南三安半导体项目首批厂房投产点亮。（校对/小北）